Скачать 319.92 Kb.
|
Режимы и временные диаграммы работы системы. |
^ В зависимости от сигнала на управляющей линии ![]() В минимальной конфигурации, рассчитанной на простые системы (см. рисунок), МП сам вырабатывает управляющий сигналы для системы (памяти и УВВ). В максимальной конфигурации, рассчитанной на большие системы, МП - вырабатывает сигналы только для специализированной БИС контроллера шины К1810ВГ88, которая в свою очередь управляет системой. ![]() Мультиплексируемая магистраль адреса-данных МП позволяет существенно сократить необходимое число выводов МП, но также требует специальных схемотехнических решений, позволяющих фиксировать информацию, присутствующую на магистрали в определенное время. МП БИС в течение цикла записи или чтения последовательно формирует сначала сигналы адреса А0..А19, сопровождающиеся сигналом ALE, затем сигналы данных D0..D15 и состояния S0..S7. Поэтому адрес необходимо фиксировать в регистрах-защелках (например, K580ИР12). Сигнал ![]() Сигнал на выходе ![]() В максимальном режиме вывод ![]() В максимальном режиме система может быть многопроцессорной. В этом случае сопроцессоры (арифметический сопроцессор КМ1810ВМ87, процессор ввода-вывода КМ1810ВМ89) взаимодействуют с центральным процессором через выводы RQ/GT и RQ/GT.B качестве управляющей компоненты может также выступать и КПДП. Тогда сигналы hOLD и HLDA должны быть трансформированы в сигналы RQ/GT0 или RQ/GT1. Выход CLK контроллера позволяет синхронизировать действия контроллера магистрали и МП. ![]() Сигналы AEN, IOB и CEN предназначены для мультипроцессорных систем. На рисунке контроллер включен в однопроцессорном варианте. ![]() Смысл выходного сигнала ![]() ![]() ![]() ![]() ![]() ![]() ![]() ![]() ![]() Временные диаграммы циклов чтения и записи в минимальном режиме показаны на рисунках. В цикле чтения выдается сигнал чтения ![]() ![]() ![]() Продолжительность цикла системной магистрали состоит из четырех тактов, которые могут дополняться неопределенным числом тактов ожидания TW. Такты ожидания вводятся между тактами ТЗ и Т4, когда ВУ не устанавливает сигнал готовности (RDY=0 ). По положительному перепаду тактовой частоты CLK в такте ТЗ определяется уровень сигнала READY. Если к этому моменту READY=0, он вводит между тактами ТЗ и Т4 такты ожидания TW. ![]() ![]() Когда МП готов инициировать цикл магистрали, в такте Т1 он выдает сигнал ALE. До его отрицательного перепада устанавливаются сигналы адреса А19..A16, ![]() ![]() ![]() В такте Т2 адрес снимается и на линии A16/S3..A19/S6 и ![]() ![]() В цикле записи МП выдает в такте Т2 сигнал ![]() ![]() ![]() |
![]() | В контрольно-курсовой работе разрабатывается вычислительная система, предназначенная для реализации заданного алгоритма обработки... | ![]() | В курсовой работе выполняется разработка типовой автоматизированной информационной системы по заданному |
![]() | «Проектирование системы оценки результатов освоения основных образовательных программ» | ![]() | Имитационное моделирование является распространенным методом исследования на всех этапах создания и функционирования сложной системы:... |
![]() | Методические указания по ккр составлены доц каф ЭВМ лебеденко Ю. И. и обсуждены на заседании кафедры ЭВМ факультета кибернетики | ![]() | Разработка и исследование эффективности метода мультистарта с отсечением для обучения нейронных сетей |
![]() | Проектирование форм выходных документов и графическое предоставление данных | ![]() | Работа выполняется с целью изучения структуры микропроцессора (МП) кр580ВМ80А и практического овладения аппаратно программными средствами... |
![]() | Рассмотрена модель атаки и метод моделирования иммунных систем. Приведены описание разработанной системы обнаружения атак, результаты... | ![]() | Среди них одно из основных мест занимает такая форма, как акционерное общество (АО). Важной задачей в условиях рыночной экономики... |